摘要

近年來，將片上系統（SoC）拆分為多個更小的Chiplet并嵌入單個封裝中，因在數字電路中得到更廣泛應用而備受關注。盡管這種方式具備降低干擾、抵御環境影響以及突破 “互連鴻溝” 等優勢，但其在集成模擬電路中的應用進度卻無法與數字設計相媲美。造成這一現象的原因可能是行業過度依賴單芯片封裝 —— 這類封裝優先考慮高頻性能，而非集成密度。為此，本文展示了首個基于嵌入式晶圓級球柵陣列（eWLB）封裝的模塊化系統方案，該方案在集成密度和性能兩方面均未做出妥協。僅受最大封裝尺寸限制，通道數量可根據具體應用需求調整，這使得該系統既能針對低成本、低功耗應用場景進行小型化設計，也能支持大規模多輸入多輸出（MIMO）技術。作為示例，本研究制造了一款 4×4 雷達系統級封裝（SiP），其尺寸僅為 7.8 毫米 ×8.8 毫米，內含五顆采用 130 納米 B11HFC 硅鍺（SiGe）工藝的Chiplet。該封裝包含一個中央壓控振蕩器（VCO），為四個設計相同的收發器供電，這些收發器可通過封裝布局配置為接收器或收發器。這種配置完全基于封裝實現，使得芯片設計可重復利用，大幅縮短了研發周期。此外，還可根據現有制造條件和經濟考量，對Chiplet進行同質或異質替換。該雷達系統配備 15.6 dBi 梳狀線天線，經驗證，在 76–77 GHz 頻段內，可實現最遠 36 米的測距范圍和 ±30° 的方位角目標檢測。與單芯片解決方案不同，這種新穎的Chiplet方案將溫度熱點分散為多個更小的局部高溫區域。盡管這有助于散熱，但也帶來了額外的熱機械和電磁方面的挑戰。因此，本文通過詳細研究焊球布局和封裝與印刷電路板（PCB）的接口，解決了性能與可靠性之間的平衡問題。

1. 引言

數字工藝節點縮放陷入停滯，推動行業范式從單芯片解決方案轉向多Chiplet封裝。學術界（如美國國防高級研究計劃局，DARPA）和工業界（如 AMD 的 Zen 處理器、英特爾的 Stratix-10 現場可編程門陣列）均積極研發系統級封裝（SiP），借助英特爾的嵌入式多芯片互連橋接（EMIB）、臺積電的集成扇出（InFO）、安靠的動態對稱多球柵陣列（DSMBGA）以及英飛凌的 eWLB 等技術，整合已知合格芯片（KGD）和異質Chiplet。這些方案可根據應用場景選用不同技術或工藝節點來優化 SiP，或擺脫對單一供應商的依賴，從而豐富產品線。該方法不僅能通過復用成熟芯片降低成本，還能減小芯片尺寸，提升良率、可靠性和互連密度。

將這一理念拓展至混合信號領域，2.5D/3D SiP 可同時實現數字和模擬功能，且不犧牲隔離度、密度或性能。對多條重分布層（RDL）的精準控制，加之 RDL 包覆介質的高品質因數（Q 值），還能實現天線封裝一體化（AiP）、線圈、耦合器或微機電系統（MEMS）等無源器件的集成。將這些元件（包括芯片和互連結構）嵌入封裝，可使其免受環境損害，并提高Chiplet密度。與此同時，所采用的焊點簡化了封裝廠外的組裝流程，且相比易脆的鍵合線連接，可靠性更高。這一點對高頻接口尤為重要 —— 高頻接口的性能與反射和互連可預測性密切相關。鍵合線的長度不確定性會導致電感值難以確定，且需采用芯片腔體等昂貴制造工藝來縮短連接長度。而英飛凌的嵌入式晶圓級封裝（eWLB）等高頻封裝技術，即便在 76–81 GHz 的車載頻段下，也能克服上述問題，不過是以犧牲部分集成密度為代價換取更高性能。eWLB 技術自 2006 年開始發展，2008 年首次出現采用該封裝的電路；2012 年，相關研究分別展示了首款基于 eWLB 的車載發射機、接收機和收發機芯片 - 封裝協同設計方案。后續研究主要聚焦于提升工作頻率、改善 AiP 性能以及研究封裝可靠性。然而，與數字領域類似的多Chiplet方案卻大多被忽視，Chiplet設計復用、輸入 / 輸出端口（如電源 / 地）共享、利用高 Q 值封裝實現低損耗Chiplet接口，以及相比多芯片系統降低成本和尺寸等優勢均未得到挖掘。本研究旨在彌補這一不足，提出一種可擴展的 4×4 雷達系統，其通道數量僅受封裝技術最大尺寸限制。

本文第二節將介紹 SiP 中壓控振蕩器（VCO）和雙饋電收發器（TRx）的Chiplet設計；第三節詳細闡述封裝的構成，并從信號分布和互連角度分析電磁與熱機械考量因素；第四至五節介紹雷達系統前端和后端的設計；第六節給出實測性能；最后，第八節對全文進行總結。

2. 雷達單片微波集成電路（MMIC）

為最大化可擴展性并實現高頻、低復雜度的封裝設計，本研究選用僅包含單個 VCO 和一款 TRx 設計的芯片組。這些Chiplet功能獨立，可單獨測試，且能復用成熟的芯片設計（如本研究中參考的 [19]），這使得芯片與封裝的設計可在很大程度上獨立進行，簡化了系統研發流程。不過，仍需進行少量兼容性調整，例如增加對準標記、增大焊盤尺寸（確保重分布層過孔可靠放置）以及設置芯片熱接觸點（在封裝中通過焊球連接）。此外，本研究在 TRx Chiplet內部設計了一種新型本地振蕩器（LO）饋電網絡，通過從芯片不同邊緣饋電，可基于封裝布線對 TRx 進行重構。所有Chiplet均采用英飛凌 130 納米 B11HFC 工藝制造，其特征頻率fT=250 GHz，最大振蕩頻率fmax=370 GHz，可直接兼容 eWLB 封裝，且工藝成熟度高。

2.1 壓控振蕩器（VCO）

圖 1 所示的 VCO Chiplet可在 1–8 V 調諧電壓VT下產生 30–42 GHz 的本振（LO）信號，該頻率與 VCO 諧振腔的 Q 值密切相關。變容二極管本身具有高 Q 值，但其位于芯片堆疊結構中，導致外露電感極易受外部因素影響。封裝介質覆蓋整個芯片表面，會改變有效介電常數，便是影響因素之一。如圖 1 所示，介電常數的變化會導致約 0.7 GHz 的頻率偏移。這些測量在 VCO 的分頻輸出端（圖 1 中標注為 “/8”）進行，該端口為鎖相環（PLL）提供頻率參考信號。

圖1、930×930μm2壓控振蕩器（VCO）MMIC的封裝和非封裝調諧曲線和顯微照片

為同時給多個 TRx 饋電，VCO 輸出被分成兩條對稱路徑，每條路徑末端均設有緩沖級，可在 38 GHz 時將輸出功率提升至 3.4 dBm，并為 TRx 提供固定阻抗。此外，還采用變壓器巴倫以確保負載無關運行，并實現差分信號至單端信號的轉換，這一點將在第三節進一步說明。由于缺乏分接電路，無法確定封裝對輸出功率以及 38 GHz 下?102 dBc/Hz 相位噪聲的影響，但介質材料的低損耗角正切值不太可能導致輸出功率大幅偏離。即便存在幾 dB 的功率損耗，根據本振分配網絡的仿真結果，仍有足夠余量驅動多個 TRx 進入飽和狀態。

2.2 雙饋電收發器（TRx）

圖 2 所示的Chiplet集成了發射（Tx）和接收（Rx）通道，減少了所需設計的數量，兼具成本、靈活性和熱性能優勢。根據天線接口和封裝布線能力，兩個帶單端輸出的 Rx/Tx 通道分別位于Chiplet相對的邊緣，由Chiplet中央的共用本振（LO）分配網絡，以及功率放大器（Tx 通道）或下混頻器與低噪聲放大器（Rx 通道）組成。由于任一 TRx Chiplet僅使用一種通道類型（Tx/Rx），因此其供電被分離，以實現獨立運行。未使用的通道部分被重新設計為輸入 LO 信號，并通過焊點（與Chiplet頂層金屬層大面積連接）實現熱釋放。這使得封裝可通過饋電方向確定通道類型，具備可重構性。不過，兩種饋電方向均需適配 VCO 的 38–40.5 GHz 信號，這一點通過圖 2 所示的基于變壓器的設計實現。變壓器初級線圈延伸至兩個差分輸入端，其中一個輸入端的布線長度多出一個繞組。為適配差分工作模式，封裝的單端 LO 信號先通過有源巴倫轉換為差分信號，再經緩沖級校正相位失衡，同時確保未使用輸入端的反向隔離。

圖2、1964×1448μm2 TRx MMIC的顯微照片和拓撲結構

圖 3 所示的分接芯片對整個 LO 分配網絡的驗證結果表明，無論通道（標注為 “LO1”/“LO2”）如何，性能均相近，僅 Rx/Tx 模式間存在微小差異。該差異可歸因于初級線圈繞組長度不同，導致其 Q 值降低，進而使倍頻器的匹配特性失真。

對整個 Tx 鏈路的實測結果顯示，在目標頻段內，去嵌入后的最大輸出功率為 8–8.8 dBm。由于缺乏 W 波段噪聲源，無法對 Rx 鏈路進行類似實測；仿真結果表明，其噪聲系數（NF）為 8.4–10 dB，電壓增益為 34.2–31.7 dB。

圖3、分析LO饋電的MMIC及其性能

3. 封裝概述

重分布層（RDL）與Chiplet頂層金屬層間距較近，二者間的電容耦合可能導致封裝性能下降，且下降程度與 LO 輸入端距芯片邊緣的距離成正比。圖 4 通過評估共面（無屏蔽）和接地共面（有屏蔽）RDL 直通校準芯片的損耗，驗證了這一現象：無屏蔽情況下，實測直通損耗偏差較大，而有屏蔽Chiplet則呈現出預期的單調損耗特性。盡管存在額外損耗，但第一節提及的功率余量足以避免對 TRx 性能造成顯著影響。不過，為實現更可預測的 RDL 性能，仍建議對 RDL 進行屏蔽，使其與芯片表面隔離。

圖4、帶和不帶GND平面屏蔽的測量校準芯片S21

如圖 4 剖面圖所示，Chiplet以倒裝芯片形式嵌入英飛凌 eWLB 封裝的環氧模塑化合物中。錐形過孔將芯片焊盤連接至兩層重分布層（RDL）中的第一層，并實現各 RDL 之間的互連。均勻涂覆的介質作為各層之間的絕緣體，由于工藝未做平坦化處理，介質厚度會隨 RDL 或Chiplet的分布情況局部變化，導致 RDL 呈現三維拓撲結構（見圖 5），若設計時未明確考慮這一點，可能會改變預期的傳導方式。以傳輸線為例，若選擇第一層 RDL 作為信號層，上層 RDL 中的接地層會將其包裹（如 [24] 所述），使其特性近似接地共面波導（GCPW）。因此，設計時要么需考慮層疊結構，要么需利用共面波導（CPW）/ 差分波導的面內精度。后者還能減少翹曲、降低表面效應（如粗糙度或電容性線縮短）的影響，并整體減少制造過程中的故障點（如過孔偏移）。

圖5、整個7.8 mm×8.8 mm 4×4雷達封裝的顯微照片，突出顯示芯片/RDL重疊

對比圖 6 中相同長度的不同封裝 - PCB 接口，共面波導（CPW）在高頻段的性能優于其他方式；而在低頻段，所有波導的損耗趨于一致，此時差分傳輸線因面積消耗降低 60% 而更具優勢。因此，所有中頻（IF）輸出均采用差分設計，而高頻接口則采用共面波導（CPW），這一設計也適用于 VCO 輸出至 TRx 的信號分配。VCO 信號分配網絡的設計與威爾金森功分器高度相似：初始為 50Ω 接口，隨后分為兩條 λ/4 長度的 70Ω 共面波導（CPW），并通過周期性短接 CPW 的兩條接地線維持可靠接地。圖 7 所示的最終設計損耗為 1.1 dB，在目標頻段內的偏差僅約 0.25 dB。端口 2 和端口 3 的匹配性能下降，主要歸因于省去了基于傳輸線的信號功分器中常用的 50Ω 終端電阻 —— 出于對互連寄生效應的顧慮，且 TRx 變壓器已提供高隔離度，因此未設置該電阻。由于缺乏封裝分接結構，上述結果未通過實測驗證。

圖6、不同過渡段及其3D模型的損失

圖7、帶有顏色編碼RDL的封裝內信號分離器的3D模型及其3D模擬性能

威爾金森功分器還為 VCO 提供接地連接，這是因為封裝中心空間有限。盡管采用更小的焊球和節距（而非本研究中使用的 C4 球柵陣列，節距 500 μm，直徑 300 μm）可能緩解這一問題，但會降低工藝可靠性并增加成本。所有焊點的焊盤尺寸也略有增大，以確保回流焊后具備良好的附著力。

Chiplet被封裝后，其直流功耗產生的熱量可能難以有效散出。類似 PCB 在無主動冷卻的情況下，基板溫度經熱像儀測量已超過 60℃。因此，本研究針對所有Chiplet同時耗電的最壞情況，對雷達封裝進行了熱穩態仿真（簡化了 PCB 連接）。但在實際測量中，由于采用時分復用（TDM）技術且未使用的 TRx 處于關閉狀態，這種最壞情況并不會出現。VCO 的功耗為 165 mW（3.3 V 供電，電流 50 mA），熱仿真（圖 8）顯示其最高溫度可達 113℃。盡管 Rx/Tx 的功耗（分別為 561 mW/891 mW）高于 VCO，但三個熱接觸點提升了散熱效率，使其溫度分別降至約 93.25℃/89.4℃。這些熱接觸點通過增大的過孔直接連接Chiplet頂層金屬層（與接地端相連），并貫穿多個金屬層和Chiplet襯底，助力熱量傳遞。凸點下金屬化層（UBM）進一步提升了封裝的熱導率和電導率，因其大尺寸垂直連接縮短了Chiplet與 PCB 之間的距離。

圖8、使用CST MPhysics Studio對整個軟件包進行熱模擬

通過在封裝上方增加散熱鰭片擴大暴露面積，也可降低溫度，但由于當前溫度處于預期范圍，本研究未開展相關探索。

應力是封裝的另一主要失效點，尤其受模塑環氧樹脂和介質厚度、扇入觸點或凸點下金屬化層（UBM）等因素影響。不同材料的溫度誘導膨脹速率差異，可能導致封裝變形、焊球開裂。大面積封裝通過大量焊點與 PCB 連接，可抵抗這種膨脹，但將封裝尺寸控制在 10 毫米 ×10 毫米以內，通常能確保在?40℃至 125℃溫度范圍內，封裝互連具備較高的熱機械可靠性。綜合成本和射頻連接長度考量，本研究將封裝尺寸確定為 7.8 毫米 ×8.8 毫米，該尺寸主要由所有所需信號的扇出布局以及Chiplet間的間距決定。

為確保應力合理分布，本研究通過機械仿真優化焊球布局。圖 9 的仿真結果表明，單個焊球的張力與其相鄰焊球的布局相關：Chiplet或封裝邊緣的觸點承受的載荷最大。盡管多Chiplet封裝中，單個Chiplet產生的應力可分散至更多 PCB 觸點，使得該現象有所緩解，但功分器周圍焊球的缺失仍會影響應力分散效果。因此，本研究增加了功分器和Chiplet周圍的觸點數量。

圖9、使用CST MPhysics Studio對整個軟件包進行首次主應力模擬

電遷移是第三個主要應力源，因此應力最大的焊球未用于傳輸關鍵信號。若不遵守這一原則，重分布層（RDL）可能擴散到焊料凸點中，形成空洞并導致電阻增大，甚至開路。但將射頻輸出端進一步移至封裝內部會損害射頻性能，因此折中方案是將其布置在封裝邊緣（避開角落），并額外增加一排焊料凸點以支撐該布局，這也導致封裝的長寬尺寸出現 1 毫米的差值。根據剩余焊球的應力嚴重程度，部分焊球未傳輸任何信號或直流電流（即虛設焊球），這一設計尤其用于封裝邊緣和功分器周圍。

4. 射頻前端

第三節所述的封裝解決了芯片尺寸較小與 PCB 尺寸較大之間的互連鴻溝問題。該封裝被安裝在單層 127 μm 羅杰斯 RO3003 層壓板 PCB 的 35 μm 覆銅焊盤上；為增強熱傳遞、提升耐用性并保障接地供電，PCB 背面設有 1 毫米厚的銅芯。這使得 PCB 僅有頂層可用于布線，因此需進行封裝 - PCB 協同設計，以合理連接控制信號、參考信號和中頻（IF）信號。圖 10 展示了最終的布局圖，其中焊料凸點根據所傳輸信號進行顏色編碼，連接Chiplet的焊球額外標注星號（?）。盡管電源（VDD）標注為單一網絡，但實際被拆分為四個獨立子網，每個子網通過獨立的低壓差穩壓器（LDO）連接至一個 TRx Chiplet，以減少供電波動；受封裝中心空間限制，僅 VCO 與一個 Tx Chiplet共享供電。

圖10、包裝及其連接的平面圖

封裝旁置天線的設計，決定了需采用高頻羅杰斯 RT3003 基板。盡管自 2011 年起，業界就開始研發 eWLB 天線封裝一體化（AiP）技術以降低材料成本，但在無封裝疊層（PoP）的情況下，空間限制、增益降低以及波束成形能力有限等問題，使其在車載領域的應用受限。相比之下，本研究采用的圖 11 所示 TRx 天線陣列，通過幾何卷積形成稀疏虛擬陣列（天線間距dAnt>lambda2）。這種稀疏性通過最大化虛擬陣列孔徑提升分辨率，但也帶來了模糊度問題。窄波束寬度天線（如廣泛使用的圖 12 所示微帶梳狀線天線）可抑制 ±41° 方向的柵瓣。此類天線的開放式饋線中會形成駐波，其 λ/2 間距的短截線以交替方式排列，實現預期輻射方向圖。在短截線寬度上應用泰勒分布，可進一步實現幅度調制，使波束集中在中心區域，同時向兩側逐漸衰減。由于單個天線單元無法充分限制視場（FoV）或提供足夠增益，本研究將兩個單元并聯。圖 13 (a) 展示了其組合輻射方向圖，以及輔助結構（接地層、GCPW 饋線等）的影響。以圖 12 中 GCPW 連接最短的第二個天線為例，PCB 導致輻射增益下降約 1 dB，加之 GCPW 路徑損耗 0.7 dB；最遠天線額外產生 1.2 dB 的損耗及相應相移，這些均通過校準測量以數字方式補償。

圖11、天線Rx、Tx和虛擬陣列配置

圖12、利用天線短截線歸一化泰勒系數的微帶梳狀線Tx天線陣列

對 Tx 和 Rx 陣列（采用上述天線）的仿真結果顯示，當目標位于仰角 0°、方位角 0° 時，多輸入多輸出（MIMO）方向圖如圖 13 (b) 所示：Tx 功率主要集中在仰角方向，Rx 輻射主要集中在方位角方向，因此組合后的 MIMO 方向圖聚焦于 ±16° 的窄視場范圍內。旁瓣（圖 13 (b) 中綠色區域）電平低于?30 dB，實現了高旁瓣抑制與高分辨率的設計目標。

圖13、模擬（a）帶/不帶輔助設備的一個梳狀天線的輻射方向圖和（b）MIMO輻射方向圖

圖14、射頻前端宏圖

圖 14 所示前端的其余部分，用于生成 76–77 GHz 頻段內 82 μs 長的掃頻信號（短距雷達），并與中頻（IF）后端通信。設計中重點關注關鍵走線（4 GHz PLL 參考信號、100 MHz 晶體振蕩器輸出、中頻輸出）的間距和長度，以確保高信號完整性。此外，還配備了一個可旁路的直流 - 直流（DC-DC）轉換器，用于擴展 VCO 的控制范圍（見圖 1），但因其 2.5 MHz 的開關頻率，限制了前端的可探測距離。

5. 后端

圖 15 所示后端作為外設，連接前端、不同電源以及多個賽靈思現場可編程門陣列（FPGA）—— 這些 FPGA 各自承擔部分數字信號處理（DSP）任務，形成額外的安全層。本研究聚焦硬件設計，僅使用 “數據采集” FPGA：該 FPGA 通過串行外設接口（SPI）設置前端配置和時分復用（TDM）使能，并對模數轉換器（ADC）輸出進行預處理，以供后續數字信號處理。為充分利用 ADC 采樣范圍，每個接收通道均配備專用的有源中頻濾波器：初始帶通濾波器衰減高頻噪聲和由 Rx 焊點反射 / 混響導致的低頻虛假目標；恒增益放大器提升信號強度，同時根據弗里斯公式降低后續噪聲影響。由于自由空間路徑損耗（FSPL）呈現顯著的低通特性，差分器將輸出電壓信號校正為 1/r 的衰減規律。后續的八階無源切比雪夫濾波器（截止頻率略低于采樣頻率fs的一半），可防止 12.5 MHz 的 ADC 時鐘信號進入差分器反饋環路。與有源方案相比，該方案在去除高頻寄生信號分量方面更具成本和空間優勢。

圖15、IF后端的照片

6. 雷達系統實測

本研究在波鴻魯爾大學的混凝土封閉室外區域，對安裝在 3D 打印支架（增強機械支撐）上的雷達系統進行驗證。采用兩種不同尺寸（邊長 21 厘米 / 8.2 厘米）的角反射器，其雷達散射截面（RCS）分別為 134.2 平方米 / 3.12 平方米，確保即使在近距離測量時也不會出現飽和。圖 16 所示為 10 米距離下的快速傅里葉變換（FFT）測距結果，可見 RCS 差異主要導致電壓電平偏移。低頻段的天線反射、31.5 米處的 DC-DC 轉換器干擾（2.5 MHz）或 38.3 米處的 FPGA 開關頻率干擾（3.1 MHz），是該雷達的系統性限制因素。通過增加掃頻時長或降低帶寬（減小線性調頻斜率），可將目標移至更低中頻，而系統性誤差保持不變，從而突破最大測距限制；環境目標（如 36 米處的混凝土墻、25 米處的樹木）也會隨之移至低頻段，配合更高的放大器增益，可提升其可探測性。這一點在圖 17 所示的移動反射器漸變數據采集測量中尤為重要：該測量未進行平均處理，因此未利用雷達系統的相干性。與虛假目標和系統誤差的波動相比，目標的幅度和相位穩定性帶來的 FFT 增益較低，導致自由空間路徑損耗的 1/r 衰減趨勢所對應的電壓電平，僅比升壓頻率干擾高至少 10 dB。此外，由于未使用吸波材料屏蔽后端，近距離目標的混響效應清晰可見。

圖16、角反射器及其周圍環境的測量

圖17、移動角反射的非平均測量（RCS=134.2 m2）

圖18、RCS的距離-方位角譜=134.2 m2角反射器，（a）方位角=-30°/0°/30°，距離=10 m，（b）方位角=-10°/0℃/10°，距離=20 m

在三維空間掃描目標時，單個跟蹤角度由方位角 / 仰角區間及其在虛擬天線陣列中的相對位置確定（見圖 11）。車載應用中仰角天線數量較少，導致虛擬孔徑小，限制了仰角方向的精準跟蹤。為提升方位角分辨率，本研究舍棄所有仰角信息（假設仰角恒為 0°），以增大虛擬方位孔徑（通道組合存在冗余）。圖 18 匯總了同一環境下，RCS=134.2 平方米的角反射器在不同位置的二維距離 - 方位角 FFT 圖譜：數據由 100 次測量平均得到，角反射器分別置于 10 米 / 20 米距離、方位角 ±6 米 /±4 米 / 0 米處。當反射器正對雷達時，首個柵瓣出現在預測的 + 41° 位置，該位置超出 ±30° 視場范圍，因此不會導致雷達系統出現模糊度。但在長距離（自由空間路徑損耗導致信號電平下降）且目標位于更大掃描角度（MIMO 方向圖）的場景下，柵瓣可能進入視場，成為僅比真實目標弱 6 dB 的虛假目標 —— 這也可能是大 RCS 角反射器與反射面共同作用的結果。盡管如此，該雷達系統仍可對 36 米范圍內、±30° 方位角內的目標進行無模糊探測；對于更短距離，天線混響效應相較于增強的信號功率可忽略不計。

7. 新技術對比

表 1 匯總了已開展測距測試的主流系統級封裝（SiP）方案。盡管已有研究嘗試在玻璃或硅襯底上實現多Chiplet配置，但本研究首次在 eWLB 封裝中成功實現該方案。此外，該方案在聚合物雷達封裝中集成的Chiplet數量最多，同時封裝面積處于較小水平（硅占比 17.8%）。其他 eWLB 相關研究中，天線封裝一體化（AiP）是導致面積差異的主要原因：熱機械面積限制使得封裝設計需在多Chiplet集成與 AiP 之間取舍，這種權衡需在外形尺寸、射頻襯底成本，與更高通道數、更高天線增益之間找到平衡。Chiplet尺寸是另一需權衡的因素：集成多個更小的芯片有助于提升雷達的可擴展性，但與扇入方案相比，多個熱源被困在封裝內，加劇了熱管理挑戰。線性調頻斜率也是關鍵參數，其與最大可實現測距范圍相關，但也對電路設計提出更高要求。與其他研究相比，本方案的線性調頻斜率相近，因此測距范圍也具有可比性。

表1、不同SiP的最新性能

8. 結論

本研究提出一種基于英飛凌 eWLB 技術的模塊化系統級封裝（SiP）方案，適用于 76–77 GHz 頻段的車載短距雷達應用。該方案僅受最大封裝尺寸限制，Chiplet數量、工藝類型以及通道數均可靈活選擇。作為驗證，本研究實現了一款自包含的 4×4 SiP，其尺寸僅為 7.8×8.8 mm2，內嵌五顆 B11HFC Chiplet。該 SiP 包含一個中央壓控振蕩器（VCO），為四個相同的收發器供電；借助新型雙饋電本振（LO）分配網絡，收發器的配置完全通過封裝實現，使Chiplet設計可復用，大幅提升了系統可擴展性。未配置的芯片區域通過焊點直接實現熱釋放，高頻信號、使能信號及供電則通過兩層專用重分布層（RDL）布線，完成 LO 信號分配、Chiplet互連及與 PCB 的接口。本研究通過電磁和熱機械分析，優化了所有過渡結構和焊球布局，實現了性能與可靠性的平衡。該雷達未采用天線封裝一體化（AiP），而是通過 PCB 上的高稀疏天線陣列，在方位角和仰角方向實現模糊度消除與分辨率提升；15.6 dBi 天線形成 ±32° 的窄視場，有效抑制柵瓣影響。結合數據采集后端的實測結果表明，該系統可在真實環境中探測最遠 36 米、方位角 ±30° 內的目標。

盡管仍存在系統性挑戰，但本研究首次成功實現了面向車載應用的多Chiplet eWLB 雷達封裝，將此前僅適用于數字電路的優勢（如針對高性能或低功耗設備的產品細分、利用 RDL 無源結構實現高密度或靈活設計、通過不同工藝 / 節點的異質集成提升性能、效率并減小尺寸）拓展至射頻Chiplet領域。